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数字逻辑基础与Verilog硬件描述语言(第2版)
作者:王秀娟、魏坚华、贾熹滨、张佳玥、陈军成
定价:59.80元
印次:2-5
ISBN:9787302546719
出版日期:2020.08.01
印刷日期:2023.01.03
全书内容分为正文和附录两大部分,其中正文部分第1-3章介绍了数字逻辑的理论基础,包括数制、码制、逻辑代数基础以及硬件描述语言基础等;第4章介绍了组合电路的分析方法,常用逻辑功能电路的VerilogHDL建模方法以及典型功能模块的应用;第5-8章在分析锁存器/触发器工作原理和逻辑特性基础上,介绍了同步时序电路的分析方法,分别讨论了典型和一般同步时序电路的VeriloghHDL建模方法,并介绍了典型同步时序模块的应用方法
more >第2版前言Foreword数字逻辑是信息、电子等学科重要的基础课程。作为一门经典课程,该课程有着坚实的理论和实践基础,同时随着现代数字技术的发展,该课程又增添了许多新的内容。本书旨在介绍经典理论和方法的基础上,介绍面向现代主流的基于硬件描述语言的数字电路设计方法,并选用Verilog HDL作为硬件描述语言。作为被IEEE采纳的标准语言之一,Verilog HDL具有简洁、高效、易学、易用的特点,有助于学生将精力放在数字电路的建模方法上,在掌握基于硬件描述语言的设计方法的基础上,学生可进一步学习其他设计语言,并根据工程需要完成数字系统的设计。 本书是对第1版所做的修订和增改,在第1版的基础上进一步加强了基于硬件描述语言进行电路设计的内容,精简了基于特定功能集成电路器件的“搭积木”式的传统设计方法,在内容安排上增加了具有工程意义的实例,特别引入了基于Verilog的简单MIPS指令建模实例和Logisim平台介绍,以进一步培养学生的工程意识和素质,为学生完成计算机硬件工程任务奠定良好的基础,也为学生后续数字系统设计、计算机组成原理、微机原理及嵌入式工程方法等硬件课程的学习打下坚实的基础。 本书的内容安排如下。 第1章介绍数字系统中对信息的表示方法,重点阐述进制与码制、带符号数的表示方法,即原码、反码和补码;介绍几种常用的编码方法。 第2章介绍数字逻辑的数学基础,以举重裁判的裁决过程为例,阐述逻辑代数与逻辑电路之间的关系,讲述逻辑代数的基本概念、基本定理和规则;介绍逻辑函数的基本表达形式以及逻辑函数的卡诺图化简法等。 第3章介绍硬件描述语言的基础,以Verilog HDL为硬件描述语言,介绍其模块结构、语法特点和三种建模方法等。 第4章介绍基于逻辑门、典型组合电路的电路分析方法以及典型组合逻辑电路的设计,包括加法器、译码器、编码器、数据选择器、数据分配器、比较器等;重点阐述Verilog HDL对组合电路的建模方法;讨论组合电路中的竞争与险象问题。 第5章介绍时序电路的双稳态元件——锁存器与触发器。从问题需求的角度出发,引出具有反馈结构的基本RS锁存器,简单介绍以RS锁存器为基础的D锁存器/触发器、JK锁存器/触发器的内部结构,重点探讨边沿触发器的外部逻辑功能及其Verilog HDL模型。 ◆数字逻辑基础与Verilog硬件描述语言(第2版)第6章在介绍时序逻辑概要的基础上重点讲述同步时序电路的分析;从时序电路的组成结构和特点出发,分析描述时序逻辑的逻辑函数类型,介绍不同的时序逻辑描述方法;给出同步时序电路的分析方法,并对基于触发器的同步时序电路进行实例分析,同时讨论时序电路中的“挂起”现象,说明该现象对电路的影响。 第7章介绍计数器、寄存器、移位寄存器、移位型计数器、节拍分配器和序列信号发生器等典型同步时序电路的功能,重点探讨基于状态转移图、行为描述等功能描述基础上的Verilog HDL建模方法,探讨以典型功能单位为核心模块的应用。 第8章介绍一般同步时序电路的设计方法,重点阐述原始状态图的建立、状态化简以及状态分配,并给出几个完整的设计实例。 每章的最后都有一定数量的习题,以便读者加深对基本知识、基本理论、基本分析方法和基于Verilog HDL设计方法的理解。习题数量较大,有些习题具有一定难度,为读者提供了不同层次的训练。附录1为读者提供Quartus的下载地址,以及基于Quartus进行实例分析、设计、仿真的详细说明,供读者参考并鼓励读者利用Quartus平台完成相关习题的设计与仿真;附录2介绍基于Logisim的电路设计和仿真方法,并给出Logisim的下载地址。 “数字逻辑”课程近年来得到了北京工业大学各级领导的广泛支持,并在2009年入选校级精品课程,推动了教育教学的稳步进行,课程组的诸位教师亲自组织、指导“数字逻辑”课程建设的各个环节,多次修订和完善大纲、优化教学内容、丰富教学课件。本书的第2、5、6章由王秀娟修订,第1、4章由魏坚华修订,第7章由陈军成修订,第3章由贾熹滨修订,第8章由王秀娟新增编写,附录2由张佳玥编写,附录1由贾熹滨和张佳玥共同修订和编写。全书由王秀娟主审。本书在编写过程中得到了课程组游周密、彭建朝等教师的大力支持,他们的教学实践经验为作者提供了极大的帮助,在此一并表示衷心的感谢。 限于作者的水平与经验,对书中疏漏之处敬请广大读者批评指正。作者2020年1月于北京工业大学···························································· 前言Foreword“数字逻辑”是信息、电子等学科重要的基础课程。作为一门经典课程,该课程有着坚实的理论和实践基础,同时随着现代数字技术的发展,该课程又增添了许多新的内容。本书旨在介绍经典理论和方法基础上介绍面向现代主流的基于硬件描述语言的数字电路设计方法,并选用Verilog HDL作为硬件描述语言。作为被IEEE采纳的标准语言之一,Verilog HDL相对VHDL语言具有简洁、高效、易学、易用的特点,有助于学生将精力放在数字电路的建模方法上,而不是语言的学习上,在掌握基于硬件描述语言设计方法的基础上,学生可进一步学习其他设计语言,并根据工程需要完成数字系统的设计。 本书在数字逻辑经典方法理论介绍的基础上,进一步强调了基于硬件描述语言的电路设计的部分,精简了基于特定功能集成电路器件的“搭积木”式的传统设计方法,同时配合“数字逻辑”精品课程建设,在内容安排上加大对具有工程意义的实例的介绍,进一步培养学生的工程意识和素质,为学生完成计算机硬件工程任务奠定良好的基础,也为后续数字系统设计、计算机组成原理、微机原理及嵌入式工程方法等硬件课程的学习打下坚实的基础。 本书的内容安排如下。 第1章介绍数字系统中对信息的表示方法,重点阐述进制与码制、带符号数的表示方法,即原码、反码和补码;介绍几种常用的编码方法。 第2章介绍数字逻辑的数学基础,以举重裁判的裁决过程为线索,阐述逻辑代数与逻辑电路之间的关系,逻辑代数的基本概念、基本定理和规则,逻辑函数的基本表达形式以及逻辑函数的卡诺图化简法等。 第3章介绍硬件描述语言的基础,以Verilog HDL为硬件描述语言,介绍它的模块结构、语法特点和3种建模方法等。 第4章介绍基于逻辑门、典型组合电路的电路分析方法以及典型组合逻辑电路的设计,包括加法器、译码器、编码器、数据选择器、数据分配器、比较器等; 重点阐述Verilog HDL对组合电路的建模方法;讨论组合电路中的竞争与险象问题。 第5章介绍时序电路的双稳态元件——锁存器与触发器。从问题需求角度出发,引出具有反馈结构的基本RS锁存器,简单介绍以RS锁存器为基础的D锁存器/触发器、JK锁存器/触发器的内部结构,重点探讨边沿触发器的外部逻辑功能以及Verilog HDL模型、锁存器与触发器的区别。 第6章在时序逻辑概要的基础上重点讲述同步时序电路的分析方法。从时序电路的组成结构和特点出发,分析描述时序逻辑的逻辑函数类型,介绍不同的时序逻辑描述方法,给出同步时序电路的分析方法,并对基于触发器的同步时序电路进行实例分析,同时讨论时序电路中的“挂起”现象,说明该现象对电路的影响。 第7章介绍计数器、寄存器、移位寄存器、移位型计数器、节拍分配器和序列信号发生器等典型同步时序电路的功能,重点探讨基于状态转移图、行为描述等功能描述基础上的Verilog HDL建模方法,探讨以典型功能单位为核心模块的应用。 第8章介绍一般同步时序电路的设计方法,重点阐述原始状态图的建立、状态化简以及状态分配,并给出几个完整的设计实例。 每章的最后都有一定数量的习题,以便读者加深对基本知识、基本理论、基本分析方法和基于Verilog HDL设计方法的理解,有些习题具有一定难度,为读者提供了不同层次的训练。附录提供了Quartus的下载地址,以及基于Quartus进行实例分析、设计、仿真的详细说明,供读者参考并鼓励读者利用Quartus平台完成相关习题的设计与仿真。 “数字逻辑”课程近年来得到了北京工业大学各级领导的广泛支持,2009年入选校级精品课程,推动了教育教学的稳步进行,不但为课程组创造了充分的研究、实验条件,而且在实验中心建立了先进的EDA实验室,开设了独立的“数字逻辑”课程实验。系统结构系的诸位教师亲自组织、指导“数字逻辑”课程建设的各个环节,多次修订和完善大纲、优化教学内容、丰富教学课件等。 本书的第2、5、6、7章由贾熹滨编写,第1、4、8章由王秀娟编写,第3章和附录由魏坚华编写。全书由彭建朝主审。本书在编写过程中得到了课程组游周密、孙丽君等教师的大力支持,他们的教学实践经验为作者提供了极大的帮助,在此一并表示衷心的感谢。 限于作者的水平与经验,书中疏漏之处敬请广大读者批评指正。◆数字逻辑基础与Verilog硬件描述语言(第2版)作者2012年6月于北京工业大学
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