第5章触发器 本章学习目标  了解双稳态的概念与双稳态存储单元电路功能。  理解锁存器与触发器的特点。  掌握锁存器与触发器的结构、工作原理。  掌握各种锁存器与触发器逻辑功能的描述方式。 本章系统讲授构成时序逻辑电路的最基本部件——双稳态触发器，重点介绍各触发器的结构、工作原理、动作特点以及触发器从功能上的分类及相互间的转换。 首先从组成各类触发器的基本部分——SR锁存器入手，介绍触发器的结构、逻辑功能、动作特点等，分别介绍了JK触发器、D触发器、T触发器、T′触发器等，并给出了触发器的描述方程、状态转换表、状态转换图等。 重点讲述各触发器的功能表、逻辑图形符号、触发电平、状态方程的描述等。 5.1概述 5.1.1触发器的定义 第4章介绍了组合逻辑电路的分析和设计，组合逻辑电路的特点是没有记忆功能，即在任一时刻，电路的输出仅取决于该时刻的输入，与该电路原来的状态无关。本章开始讨论时序电路，该电路的特点是电路具有记忆功能，即任一时刻，电路的输出不仅取决于该时刻的输入，还与电路原来的状态有关。触发器就是能够实现记忆功能的器件，各种时序电路通常都是由触发器构成的。 触发器有两个能够保持的稳定状态(分别为1和0)，状态用Q和Q′表示。若输入不发生变化，触发器必定处于其中的某一个稳定状态，并且可以长期保持下去。在输入信号的作用下，触发器可以从一个稳定状态转换到另一个稳定状态，并再继续稳定下去，直到下一次输入发生变化，才可能再次改变状态。 5.1.2触发器的分类 触发器的种类很多，可按以下几种方式进行分类。 根据晶体管性质分类，可将触发器分为双极型晶体管集成电路触发器和MOS型集成电路触发器。 根据存储数据的原理分类，可将触发器分为静态触发器(靠电路状态的自锁来存储数据)和动态触发器(通过在MOS管栅极输入电容上存储电荷来存储数据)，本章只介绍静态触发器。 根据输入端是否有时钟脉冲分类，可将触发器分为基本触发器和时钟控制触发器。 根据电路结构的不同分类，可将触发器分为基本触发器、同步触发器、维持阻塞触发器、主从触发器、边沿触发器。 根据触发方式的不同分类，可将触发器分为电平触发器、主从触发器、边沿触发器。 根据逻辑功能的不同分类，可将触发器分为SR触发器、D触发器、JK触发器、T触发器和T′触发器。 构成触发器的方式虽然很多，但构成各类触发器的基础都是基本SR锁存器。 时钟控制触发器按逻辑功能分为5种，它们的逻辑功能总结如下。 (1) SR触发器具有保持、置1、置0功能。 (2) JK触发器具有保持、置1、置0和计数功能。 (3) D触发器具有置1、置0功能。 (4) T触发器具有保持、计数功能。 (5) T′触发器只具有计数功能。 本章介绍静态触发器，按照触发方式先介绍基本SR锁存器，依次再介绍电平触发器、脉冲触发器和边沿触发器。 5.1.3触发器的逻辑功能表示方法 触发器的描述方法基本上有4种： 逻辑图、真值表(又称特性表或功能表)、特性方程(逻辑表达式)和波形图。 所谓特性方程，是指触发器的次态和当前输入变量及现态之间的逻辑关系式。其中，现态是指触发器在触发脉冲作用时刻之前的状态，也就是触发器原来的稳定状态，用Q表示； 次态是指触发器在触发脉冲作用后新的稳定状态，用Q*表示。现在状态和下一状态是相对于输入变化而言的，在某个时刻输入变化后电路进入的下一状态，对于下一次输入变化而言，就是触发器的现在状态。即下一状态是对某一时刻而言的，过了这个时刻就应看作现在状态。触发器的下一状态是它现在状态和输入信号(用X表示输入信号的集合)的函数，即Q*=F(Q，X)。 5.2SR锁存器 SR锁存器是构成各种触发器的基础，有时也称为基本SR触发器，是最简单的一种触发器，无须触发信号，它的两个能够自行保持的稳定状态，是由输入端直接置1或置0。 5.2.1SR锁存器的电路结构 SR锁存器由两个与非门(也可用两个或非门)的输入和输出交叉连接而成，如图51(a)所示，它有两个输入端R′和S′(又称触发信号端)，字母上的反号表示低电平有效； R′为复位端，当R′有效时，Q变为0，故也称R′为置0端； S′为置位端，当S′有效时，Q变为1，称S′为置1端。Q和Q′为两个输出端，在正常情况下，这两个输出端的状态是互补的，即一个为高电平另一个就是低电平，反之亦然。SR锁存器逻辑图形符号如图51(b)所示。 图51用与非门构成SR锁存器 图52(a)为或非门构成SR锁存器电路结构，它有两个输入端R和S，高电平有效； 当R有效时，Q变为0； 当S有效时，Q变为1。图52(b)为其逻辑图形符号。 图52用或非门构成SR锁存器 5.2.2SR锁存器的工作原理 1. 与非门构成SR锁存器的工作原理 如图51(a)所示为由两个与非门构成的SR锁存器，其工作原理如下。 1) 有两个稳定状态 触发器在无有效输入信号时，即S′=R′=1，有两个稳定状态。 (1) 0状态。当Q=0、Q′=1时，称触发器为0态。Q=0送到与非门G2的输入端使之截止，保证Q′=1，而Q′=1和S′=1一起使与非门G1导通，维持Q=0。显然电路的这种状态可以自己保持，而且是稳定的。 (2) 1状态。当Q=1、Q′=0时，称触发器为1态。Q′=0送到与非门G1的输入端，使之截止，保证Q=1，而Q=1和S′=1一起使与非门G2导通，维持Q′=0。显然电路的这种状态也是可以自己保持的，而且也是稳定的。 根据0状态和1状态的定义，用Q端的状态就可以表示触发器的状态。 2) 接收输入信号的过程 (1) 置1状态。当S′=0、R′=1时，如果触发器现态为Q=0、Q′=1，因S′=0会使与非门G1的输出端次态翻转为1，而Q=1和R′=1共同使与非门G2的输出端Q′=0； 同理当Q=1、Q′=0，也会使触发器的次态输出为Q=1、Q′=0。因此，无论触发器现态如何，均会使输出次态为置1状态。 (2) 置0状态。当S′=1、R′=0时，如果触发器现态为Q=1、Q′=0，因R′=0会使Q′=1，而Q′=1和S′=1共同作用使Q端翻转为0； 如果基本SR触发器现态为Q=0、Q′=1，同理会使Q=0、Q′=1。所以，只要S′=1、R′=0，无论触发器的输出现态如何，均会使输出次态为置0状态。 (3) 不定状态。当S′=R′=0时，无论触发器的原状态如何，均会使Q=1、Q′=1，此时Q和Q′不互补，破坏了触发器的正常工作，使触发器失效，并且若下一时刻S′和R′同时恢复高电平后，触发器的新状态要看G1和G2两个门电路翻转速度的快慢，所以称S′=R′=0是不定状态，也称为禁态。在实际电路中要避免此状态出现。 (4) 保持状态。当输入端接入S′=R′=1时，触发器的现态和次态相同，保持原状态不变，即Q*=Q。 逻辑功能的表示方法之一为特性表(功能表)。 将以上的分析列成真值表即可得触发器的特性表，如表51所示。实质上，特性表就是一张特殊结构的真值表。触发器某一时刻的输出不仅取决于这一时刻的输入信号，还与触发器的上一个状态有关，故须作为自变量分析，将其写进特性表。 表51由与非门构成的SR锁存器特性表 S′R′QQ*说明 0001*禁态 0011*禁态 0101置1 0111置1 1000置0 1010置0 1100保持 1111保持 2. 或非门构成SR锁存器的工作原理 如图52(a)所示为由两个或非门构成的SR锁存器，其工作原理如下。 1) 有两个稳定状态 触发器在无有效输入信号时，即S=R=0，有两个稳定状态。 (1) 0状态。当Q=0、Q′=1时，称触发器为0态。Q′=1送到或非门G1的输入端，保证Q=0，而Q=0和S=0一起作用于或非门G2，维持Q′=1。显然电路的这种状态可以自己保持，而且是稳定的。 (2) 1状态。当Q=1、Q′=0时，称触发器为1态。Q=1送到或非门G2的输入端，保证Q′=0，而Q′=0和R=0一起作用于或非门G1，维持Q=1。显然电路的这种状态也是可以自己保持，而且也是稳定的。 2) 接收输入信号的过程 (1) 置1状态。当S=1、R=0时，如果触发器现态为Q=0、Q′=1，因S=1会使或非门G2的输出端次态翻转为0，而Q′=0和R=0共同使或非门G1的输出端Q=1； 同理当Q=1、Q′=0，也会使触发器的次态输出为Q=1、Q′=0。因此，无论触发器现态如何，均会使输出次态为置1状态。 (2) 置0状态。当S=0、R=1时，如果锁存器现态为Q=1、Q′=0，因R=1会使Q=0，而Q=0和S=0共同作用使Q′端翻转为1； 如果锁存器现态为Q=0、Q′=1，同理会使Q=0、Q′=1。所以，只要S=0、R=1，无论触发器的输出现态如何，均会使输出次态为置0状态。 (3) 不定状态。当S=R=1时，无论触发器的原状态如何，均会使Q=0、Q′=0，Q和Q′不互补，破坏了触发器的正常工作，使触发器失效，并且若下一时刻S和R同时恢复低电平后，触发器的新状态要看G1和G2两个门翻转速度快慢。所以，称S=R=1是不定状态，也称为禁态。在实际电路中要避免此状态出现。 (4) 保持状态。当输入端接入S=R=0时，触发器的现态和次态相同，保持原状态不变，即Q*=Q。 或非门构成的SR锁存器特性表如表52所示。 表52或非门构成的SR锁存器特性表 SRQQ*说明 0000保持 0011保持 0100置0 0110置0 1001置1 1011置1 1100*禁态 1110*禁态 5.2.3SR锁存器的动作特点 由于SR锁存器的输入信号直接控制其输出状态，无时钟控制，故又称它为直接置1(置位)、清0(复位)触发器，其触发方式为直接触发方式。 无论是由与非门还是或非门构成的SR锁存器，它们的特点相同，优缺点也一样。 1) 优点 (1) 结构简单，只要把两个与非门(或者是或非门)交叉连接起来，即可组成触发器的基本结构形式。 (2) 具有置0和置1的功能。 2) 缺点 (1) R、S之间有约束。在由与非门构成的SR锁存器中，当违反约束条件，即S′=R′=0时，Q端和Q′端都将为高电平； 在由或非门构成的SR锁存器中，当违反约束条件，即S=R=1时，Q端和Q′端都将为低电平，即存在禁态。 (2) 锁存器无触发，无法用时钟控制器其动作。 【例5.1】已知由与非门构成的SR锁存器如图53(a)所示，其输入端的波形如图53(b)所示的S′和R′，试画出输出端Q和Q′的波形。 解： 可根据其特性表查表画出输出波形如图53(b)所示的Q和Q′。一开始S′=0、R′=1，置1，输出Q=1； 随后S′=R′=1，保持Q状态不变； 接下来S′=1、R′=0，置0，Q=0； 然后又变为保持态； 最后S′=0、R′=1，置1。 图53例5.1题图 5.3电平触发器 5.2节介绍的锁存器的输出直接由输入信号控制，但工程实际中常常要求数字系统中的各个触发器，在规定的时刻按照各自输入信号决定的状态同步触发翻转，这就要求有一个同步信号来控制，这个控制信号叫作时钟信号，简称时钟(clock)，用CLK或CP表示。这种受时钟控制的触发器统称为时钟触发器，也称为同步触发器。 5.3.1电平触发器的电路结构 电平触发器为时钟触发器的一种，只有在触发信号变为有效电平后，触发器才能按照输入信号进行相应状态的变化。在电平触发器中，除了原来的两个输入端外，还增加了一个时钟信号输入端，图54(a)为电平SR触发器电路结构，图54(b)为其逻辑图形符号。 图54电平SR触发器 5.3.2电平SR触发器的工作原理 如图54(a)所示的电路结构，可知其工作原理如下。 (1) 当CLK＝0时，门G3和G4被封锁，输出为高电平。 输入S、R无法通过G3和G4影响G1和G2的输出，对于由G1和G2构成的SR锁存器，触发器保持原态，即Q*=Q。 (2) 当CLK＝1时，门G3和G4开启，触发器输出由S 和R决定。 ① 当输入S=0、R=0时，G3和G4输出均为1，则对于由G1和G2构成的SR锁存器，输出继续保持原态，即Q*=Q。 ② 当S=0、R=1时，G3输出为1，G4输出为0，则对于由G1和G2构成的SR锁存器，相当于置0态，即输出Q*=0。 ③ 当S=1、R=0时，G3输出为0，G4输出为1，则对于由G1和G2构成的SR锁存器，相当于置1态，即输出Q*=1。 ④ 当S=1、R=1时，G3输出为0，G4输出为0，则对于由G1和G2构成的SR锁存器，相当于不定态，即输出Q*=Q′*=1。 电平SR触发器特性表如表53所示。 表53电平SR触发器特性表 CLKSRQQ*说明 0××00保持 0××11保持 10000保持 10011保持 10100置0 10110置0 11001置1 11011置1 11101*禁态 11111*禁态 由表53可知，当CLK=0时，输出不随输入信号的变化而变化； 只有在CLK=1时，触发器的输出才会受到输入信号S、R的控制改变状态，此时该触发器的特性与SR锁存器一致，也同样具有禁态，即同样具有SR=0的约束条件。 有时，在使用时需要在时钟CLK到来之前，先将触发器预置成指定状态，故实际的同步SR触发器有的设置了异步置位端S′D和异步复位端R′D，其电路及逻辑图形符号如图55所示。 图55带异步置位、复位端的电平SR触发器 由图55(a)所示的电路图可以看出，S′D和R′D不受时钟信号CLK的控制，且低电平有效，即当S′D=0，R′D=1时，电路输出为1； 当S′D=1，R′D=0时，电路输出为0。这种不受同一时钟控制的方式称为异步。要注意的一点是： 在实际应用中，异步置位或复位应在CLK=0的状态下进行，否则预置状态不一定能保存下来。 5.3.3电平触发方式的动作特点 电平触发方式的动作特点如下。 (1) 只有当时钟信号CLK有效时，触发器的输出才会受输入信号的控制而改变。 (2) 在CLK有效的全部时间内，输入的任何改变都会影响输出状态的变化，在CLK变为无效的一瞬间，保存下来的是最后一瞬间的状态。 根据上述特点可知，由于在CLK=1期间，触发器的输出会随着输入S、R的变化而多次变化，称为空翻现象，故电平触发器抗干扰能力较弱。 【例5.2】已知电平SR触发器电路结构和输入信号如图56所示，试画出输出Q的波形，Q初始状态为0。 图56例5.2题图 解： 由给定时钟信号和输入电压可知，在CLK低电平期间，Q状态保持不变，在CLK第1个高电平期间，一开始S=1、R=0，置1，Q=1； 随后S下降为0，此时S=R=0，为保持态，Q保持1不变； 随后R上升为1，S=0、R=1，置0，Q=0； 在接下来的CLK低电平期间，Q保持0不变。 在CLK第2个高电平期间，S=0、R=1，置0，Q=0； 随后R下降为0，此时S=R=0，为保持态，Q保持0不变； 随后S中出现1个干扰脉冲，S上升为1，S=1、R=0，置1，Q=1； 最后S=R=0，为保持态，Q保持1不变。 由例5.2可以看出，电平触发器的输入如果在时钟信号的一个周期内多次变化，则输出也会随之多次翻转，这就大大降低了触发器的抗干扰能力。 同时，SR触发器存在禁态的问题。解决此问题的一种方法是可以将SR触发器变为单输入触发器，在输入S和R端之间加一个非门相连，这就构成了D触发器(也称为D锁存器)。如图57所示为电平触发D触发器的电路结构及逻辑图形符号。 图57电平触发D触发器 分析如图57(a)所示的电路可知，在CLK=0时，触发器输出Q保持不变，即Q*=Q，在CLK变为1后，触发器的输出随输入的变化而变化。当D=1时，无论原状态为1还是为0，输出置1； 当D=0时，输出置0。此触发器依然受到时钟信号的控制，依然工作在电平触发方式下，并且在电平有效期间，Q*=D。电平触发D触发器的特性表如表54所示。 表54电平触发D触发器的特性表 CLKDQQ*说明 0×00保持 0×11保持 1000置0 1010置0 1101置1 1111置1 图58例5.3题图 与SR触发器相比，D触发器只有两个状态，即置1态和置0态。 【例5.3】某电平触发D触发器的时钟信号及输入信号如图58所示，试画出其输出波形，触发器初始状态Q=0。 解： 在CLK=1期间，Q随D的变化而变化； 在CLK=0期间，Q保持上一个状态不变。 5.4脉冲触发器 5.4.1脉冲触发器的电路结构 为了避免空翻现象，提高触发器工作的可靠性，希望在每个CLK期间输出端的状态只改变一次，则在电平触发器的基础上设计出脉冲触发器。主从触发器就是脉冲触发器的典型结构。主从触发器采用主从结构，由两个电平触发器构成，分别为主触发器和从触发器，两个电平触发器的触发电平刚好相反，由此构成脉冲触发器。如图59所示，此电路结构为主从SR触发器，与非门G5~G8构成主触发器，与非门G1~G4构成从触发器，主触发器的输出端作为从触发器的输入，它们的时钟通过非门连在一起，主触发器时钟为CLK，从触发器时钟为CLK′。 图59主从SR触发器电路 5.4.2主从SR触发器的工作原理 (1) 当CLK=1时，主触发器工作，即主触发器的Q端的状态取决于输入信号S、R以及主触发器现态Q、Q′的状态； 而此时CLK′=0，G3、G4被封锁，即从触发器被封锁，其保持原来状态，在此期间输入的变化都不会改变输出状态。 (2) 当CLK由1变0(即下降沿)时，G3、G4打开，即从触发器打开，G7、G8被封锁，即主触发器被封锁，从触发器输出端Q、Q′的状态变化，并取决于主触发器输出的Qm、Q′m的状态。 (3) 此后，在CLK=0期间，虽然从触发器一直打开，但由于主触发器被封锁，主触发器的输出状态不会再变化，即从触发器的输入不会变化，所以从触发器的输出依然保持不变。故在CLK的一个周期内，触发器的输出状态只可能改变一次，且此变化发生在CLK由1变为0的时刻(下降沿)。 总结上述逻辑关系可得到主从SR触发器的特性如表55所示。 表55主从SR触发器特性表 CLKSRQQ* ××××Q ↓0000 ↓0011 ↓0100 ↓0110 ↓1001 ↓1011 ↓1101*(禁态) ↓1111*(禁态) 主从结构SR触发器逻辑图形符号如图510所示，符号“┓”为延迟符号，表示延迟输出。即当CLK由高电平回到低电平后，输出状态才发生变化。 图510主从SR触发器的逻辑图形符号 5.4.3主从JK触发器的电路结构和工作原理 1. 电路结构 由于主从SR触发器依然存在禁态的问题，输入信号仍须遵守SR＝0的约束条件，实际使用的主从触发器主要是主从JK触发器，为了使主从SR触发器在S＝R＝1时也有确定的状态，则将输出端Q和Q′反馈到输入端，从而构成了JK触发器。图511为主从JK触发器电路结构，图512为主从JK触发器逻辑图形符号。 图511主从JK触发器电路 图512主从JK触发器逻辑图形符号 2. 工作原理 由电路结构分析可得如下结论。 1) 当J＝K＝0时 主触发器保持原态，则触发器(从触发器)也保持原态。即Q*＝Q，此为保持态。 2) 当J＝0和K＝1时 若Q＝0、Q′＝1，在CLK=1时，主触发器保持原态Q*主=Q主=0，在CLK由1变为0 时，从触发器保持不变，即Q*＝0。 若Q＝1、Q′＝0，在CLK=1时，主触发器处于置0态，Q*主=0，Q′*主=1，在CLK由1变为0 时，从触发器也处于置0态，即Q*＝0。 即无论Q的前一个状态为1还是为0，新的状态都为0，此为置0态。 3) 当J＝1和K＝0时 若Q＝0、Q′＝1，在CLK=1时，主触发器处于置1态，Q*主=1，Q′*主=0，在CLK由1变为0 时，从触发器也处于置1态，即Q*＝1。 若Q＝1、Q′＝0，在CLK=1时，主触发器保持原态Q*主=Q主=1，在CLK由1变为0 时，从触发器保持不变，即Q*＝1。 即无论Q的前一个状态为1还是为0，新的状态都为1，此为置1态。 4) 当J＝1和K＝1时 若Q＝0、Q′＝1，在CLK=1时，主触发器处于置1态，Q*主=1，Q′*主=0，在CLK由1变为0 时，从触发器也处于置1态，即Q*＝1。 若Q＝1、Q′＝0，在CLK=1时，主触发器处于置0态，Q*主=0，Q′*主=1，在CLK由1变为0 时，从触发器也处于置0态，即Q*＝0。 即无论Q的前一个状态为1还是为0，新的状态Q*=Q′，此为翻转态，也称为计数态。 通过上述逻辑关系可知，主从JK触发器的状态变化也是发生在CLK从高电平变回低电平的时刻，即下降沿时，总结可得到主从JK触发器的特性如表56所示。 表56主从JK触发器特性表 CLKJKQQ* ××××Q ↓0000 ↓0011 ↓0100 ↓0110 ↓1001 ↓1011 ↓1101 ↓1110 在某些集成电路中，JK触发器的输入端J和K不止一个。例如，J1和J2、K1和K2等是与的关系，其电路结构与逻辑图形符号如图513所示。 图513多输入JK触发器 5.4.4脉冲触发方式的动作特点 由于脉冲触发器采用主从结构，在CLK＝1时，主触发器受输入信号的控制，从触发器保持原态； 在CLK下降沿到达后，从触发器按主触发器状态翻转，故触发器输出状态在一个脉冲周期内只能改变一次，并且希望此改变是由下降沿到达前一时刻的输入决定。 但是，由于主触发器是电平触发器，则对主从SR触发器来说，在整个高电平期间输入信号都起作用，因此会出现当CLK下降沿到达时，输出并没有按照这一瞬间的输入状态改变，而需要考虑整个始终高电平期间的所有输入情况。 同样地，在主从JK触发器中也存在类似问题。主从JK触发器在CLK=1期间，主触发器只变化(翻转)一次，这种现象称为一次变化现象。一次变化现象也是一种有害的现象，如果在CLK=1期间，输入端出现干扰信号，则可能造成触发器的误动作。为了避免发生一次变化现象，在使用主从JK触发器时，要保证在CLK=1期间，J、K保持状态不变。 例如，在如图514(a)所示的JK触发器电路中，若输入J、K波形如图514(b)所示。若初始状态Q=0，在第1个下降沿到来时，输出Q由此时的输入J=1、K=0决定，Q*=1； 在第2个下降沿到来时，由于在高电平期间，输入发生了变化，此时的输出就不仅是由这一时刻的输入决定了。因为在CLK=1期间出现过短暂的J=0、K=1的状态，此时主触发器便被置0，虽然随后的输入又变为J=K=0，但从触发器仍然按照主触发器的状态被置0，而不是按照这一时刻的输入保持置1不变。 图514JK触发器电路结构及输入输出电压波形 5.5边沿触发器 由于JK触发器存在一次变化问题，因此抗干扰能力差。为了提高触发器工作的可靠性，希望触发器的次态(新态)仅取决于CLK的下降沿(或上升沿)到达时刻的输入信号的状态，与CLK的其他时刻的信号无关。这样就出现了各种边沿触发器。 现在有利用CMOS传输门的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器以及利用二极管进行电平配置的边沿触发器等。 5.5.1边沿触发器的电路结构和工作原理 如图515所示为用两个电平触发的D触发器组成的边沿D触发器。 图515边沿D触发器电路 其工作原理如下。 (1) 当CLK＝0时，触发器状态不变，FF1的输出状态与D相同。 (2) 当CLK＝1，即上升沿到来时，触发器FF1的状态与边沿到来之前的D状态相同并保持。而与此同时，FF2输出Q的状态被置成边沿到来之前的D的状态，而与其他时刻D的状态无关。 如图516所示为利用CMOS传输门的边沿D触发器电路。 图516传输门构成边沿D触发器电路 其工作原理如下。 (1) 在CLK=0时，TG1通，TG2不通，Q1=D，Q1随着D的变化而变化； TG3不通，TG4通，Q保持，反馈通路接通。 (2) 在CLK上升沿到来时，TG1不通，TG2通，此时输入D无法控制触发器的输出； TG3通，TG4不通，上升沿来临一瞬间的D传输到输出端， 图517上升沿触发边沿 D触发器的逻辑图形符号 Q*=D。 (3) 在CLK=1时，TG1不通，TG2通，此时输入D无法控制触发器的输出，Q保持。 由此可见，这是一个上升沿触发的D触发器，上升沿触发边沿D触发器的逻辑图形符号如图517所示。 5.5.2边沿触发方式的动作特点 输出端状态的转换发生在CLK的上升沿到来时刻，而且触发器保存下来的状态仅取决于CLK上升沿到达时的输入状态，而与此前后的状态无关。 5.6触发器的逻辑功能 在前面内容中讨论了不同触发器的电路结构，本节将进一步讨论触发器的逻辑功能。触发器在每次时钟脉冲触发沿到来之前的状态称为现态，而在此之后的状态称为次态。所谓触发器的逻辑功能，是指次态与现态、输入信号之间的逻辑关系，这种关系可以用特性表、特性方程或状态图来描述，按照触发器状态转换的规则不同，通常分为D触发器、JK触发器、T触发器、SR触发器等逻辑功能类型。 需要指出的是，逻辑功能与电路结构是两个不同的概念，同一逻辑功能的触发器可以用不同的电路结构实现，如5.5节所述的两种不同电路结构而功能完全相同的D触发器。同时，同一基本电路结构，也可以构成不同逻辑功能的触发器，在本节讨论触发器的逻辑功能时，暂不考虑其内部的电路结构。 5.6.1D触发器 1. 特性表 D触发器的特性表如表57所示，表中对触发器的现态Q和输入信号D的每种组合都列出了相应的次态Q*。 表57D触发器特性表 DQQ* 000 010 101 111 2. 特性方程 触发器的逻辑功能也可以用逻辑表达式来描述，称为触发器的特性方程，根据表57可以列出D触发器的特性方程为 Q*=D(51) 3. 状态转换图 触发器的功能还可以用如图518所示的状态图更为形象地表示，状态图同样可以用D触发器的特性表导出，图中两个圆圈内标有1和0，表示触发器的两个状态，4根方向线表示状态转换的方向，分别对应特性表中的4行，方向线起点为触发器现态Q，箭头指向相应的次态Q*，方向线旁边标出了状态转换的条件，即输入信号D的逻辑值。 图518D触发器的状态转换图 5.6.2JK触发器 1. 特性表 如表58所示的是JK触发器的特性表，符合此表的触发器均为JK触发器。 表58JK触发器特性表 JKQQ* 0000 0011 0100 0110 1001 1011 1101 1110 2. 特性方程 从表58可以写出JK触发器次态的逻辑表达式，经过简化可得其特性方程如下： Q*=JQ′+K′Q(52) 3. 状态转换图 JK触发器的状态图如图519所示，它可以从表58导出。由于存在无关变量(以×表示，既可以取0，也可以取1)，因此4根方向线实际对应表中的8行。 图519JK触发器状态转换图 由特性表、特性方程或状态图均可以看出，在所有类型的触发器中，JK触发器具有最强的逻辑功能，它能执行置1、置0、保持和翻转4种操作，在实际应用中还可用简单的附加电路将其转换为其他功能的触发器，因此在数字电路中有较广泛的应用。 5.6.3T触发器 在某些应用中，当控制信号T=1时，每来一个CLK脉冲，它的状态就翻转一次； 而当T=0时，则不对CLK信号做出相应反应而保持状态不变。 图520T触发器的逻辑图形符号 具备这种逻辑功能的触发器称为T触发器，T触发器的逻辑图形符号如图520所示，此为一个下降沿触发的边沿T触发器。 1. 特性表 T触发器的特性表如表59所示。 表59T触发器的特性表 TQQ* 000 011 101 110 2. 特性方程 由表59可以写出T触发器的逻辑表达式为 Q*=TQ′+T′Q(53) 图521T触发器的状态图 3. 状态转换图 T触发器的状态图如图521所示。 T触发器的功能是： T=1时为计数状态，Q*=Q′； T=0时为保持状态，Q*=Q。比较式(53)和式(52)，如果令J=K=T，则两式等效。事实上，只要JK触发器的J、K端连接在一起作为T输入端，就可实现T触发器的功能。因此，在小规模集成触发器产品中没有专门的T触发器，如果有需要，则可用其他功能的触发器转换。 5.6.4T′触发器 当T触发器的T输入端固定接高电平时(即T≡1)，即构成T′触发器，即将T=1代入式(53)得 Q*=Q′(54) 由式(54)可以看出，时钟脉冲每作用一次，触发器翻转一次，即T′触发器只有翻转状态。 5.6.5SR触发器 1. 特性表 符合如表510所示特性表的触发器称为SR触发器。其中，*表示不定。 表510SR触发器的特性表 SRQQ* 0000 0011 0100 0110 1001 1011 110* 111* 2. 特性方程 从表510中可以看出，当S=R=1时，触发器的次态是不能确定的。如果出现这种情况，触发器将失去控制。因此，SR触发器的使用必须遵循SR=0的约束条件。从表510可导出其表达式，借助约束条件化简，于是得到特性方程为 Q*=S+R′Q SR=0(55) 3. 状态转换图 可以从表510导出状态图，如图522所示。 图522SR触发器的状态转换图 5.6.6触发器的功能转换 在实际应用中，由于D触发器和JK触发器具有较完善的功能，有很多独立的中小规模集成电路产品，而T触发器和SR触发器则主要出现于集成电路的内部结构，用户如有单独需要，则可以很容易地用前两种类型的触发器转换构成。下面介绍4种触发器之间的相互转换。 1. JK触发器构成D触发器 由JK触发器的特性方程Q*=JQ′+K′Q和D触发器的特性方程Q*=D对比可知，当J=D、K=D′时，即可由JK触发器构成D触发器，连接如图523所示。 2. JK触发器构成T触发器 由JK触发器的特性方程Q*=JQ′+K′Q和T触发器的特性方程Q*=TQ′+T′Q对比可知，当J=K=T时，即可由JK触发器构成T触发器，连接如图524所示。 图523JK触发器构成D触发器连接图 图524JK触发器构成T触发器连接图 3. D触发器构成T触发器 由T触发器的特性方程Q*=TQ′+T′Q=TQ和D触发器的特性方程Q*=D对比可知，令D=TQ，可实现D触发器构成T触发器，连接如图525所示。 4. D触发器构成T′触发器 由T′触发器的特性方程Q*=Q′和D触发器的特性方程Q*=D对比可知，当D=Q′时，可实现D触发器构成T′触发器，连接如图526所示。 图525D触发器构成T触发器连接图 图526D触发器构成T′触发器连接图 5.7常用触发器芯片 常见的集成触发器有很多种，多为D触发器或JK触发器，下面简单介绍3种。 图52774LS375引脚排列图 1. 74系列集成同步 D 触发器74LS375 74LS375内部封装了4个电平触发的D触发器，其引脚排列图如图527所示，其中1D~4D是触发器的输入端，1Q~4Q是触发器的4个输出端，1Q′~4Q′是4个反向输出端，1G是前两个触发器的时钟信号输入端，2G是后两个触发器的时钟信号输入端，高电平有效，D触发器内部结构如图57所示。 2. 边沿触发JK触发器74HC112 74HC112内部封装了两个边沿触发的JK触发器，其引脚和内部封装如图528所示。其中，J1、K1、J2、K2是触发器的输入端； Q1、Q2、Q′1、Q′2是触发器的4个输出端； CLK1、CLK2分别是两个触发器的时钟信号输入端； CLR1、CLR2 是异步复位端(低电平有效)； PR1、PR2是异步置位端(低电平有效)。 图52874HC112引脚图 其特性表如表511所示，其中，*表示状态不定。 表51174HC112特性表 输入输出 PRCLRCLKJKQ*Q′* 01×××10 10×××01 00×××** 11↓00QQ′ 11↓0101 11↓1010 11↓11Q′Q 11×××QQ′ 图52974LS279引脚排列图 除此之外，常用触发器芯片还有基本SR触发器74LS279，其引脚排列图如图529所示。还有D触发器73LS171、73LS174、73LS273、73LS374，边沿JK触发器CC4027等，在此就不一一介绍了。 3. 芯片选择 在实际应用中选择触发器，应从所需逻辑功能、触发方式和芯片参数等方面考虑。 从所需逻辑功能来分，如要求单端形式的输入信号，可选用D触发器； 如要求双端形式的输入信号，可选用JK触发器； 如需要计数功能，可选用T′触发器，而T′触发器可由D触发器或JK触发器转换而来。 从触发方式来分，若只是用作存储数据，可选用脉冲触发方式； 若要求触发器的状态不受干扰，工作稳定，则最好选择边沿触发方式。 习题 习题5.1选择题。 (1) 下列触发器中，没有约束条件的是()触发器。 A. 基本SRB. 电平SRC. 主从SR D. 边沿D (2) 主从JK触发器()。 A. 要求触发信号具有特殊边沿B. 存在“一次变换”问题 C. 功能与边沿JK触发器不同D. 与边沿D触发器功能相同 (3) 静态触发器是一种()电路。 A. 单稳态B.双稳态C.无稳态 (4) 对于T触发器，若现态Q=0，欲使次态Q*=1，应输入()。 A. 1B. 0 (5) 若触发器连接如图530所示，则其具有()功能。 A. T触发器B. D触发器C. T′触发器 图530习题5.1图 习题5.2如图531(a)所示与非门构成的SR锁存器，输入波形如图531(b)所示，试画出其输出Q、Q′端波形，初始状态Q=0。 图531习题5.2图 习题5.3试画出在时钟信号CLK及输入的作用下，图532中SR触发器的输出波形，初始状态Q=0。 图532习题5.3图 习题5.4试画出在时钟信号CLK及输入的作用下，图533中JK触发器的输出波形，初始状态Q=0。 图533习题5.4图 习题5.5试画出在时钟信号CLK的作用下，图534中各触发器的输出波形，初始状态Q=0。 图534习题5.5图 习题5.6试画出在时钟信号CLK及输入的作用下，图535中JK触发器的输出波形，初始状态Q=0。 图535习题5.6图 习题5.7已知电路及时钟信号A、CLK波形如图536所示，试画出触发器的输出Q1，Q2波形，初始状态Q1=Q2=0。 图536习题5.7图 习题5.8已知电路及时钟信号CLK、输入信号A、B波形如图537所示，K引脚悬空(相当于接高电平)，试画出触发器的输出Q波形，初始状态Q=0。 图537习题5.8图 习题5.9试画出在时钟脉冲的作用下，如图538所示电路输出端Q0、Q1、Q2、Q3的波形。 图538习题5.9图