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第1章微处理机系统概论1

1.1微处理机的发展1

1.2微处理机体系结构6

1.2.1运算器6

1.2.2控制器6

1.2.3存储器7

1.2.4I/O设备12

1.2.5微处理机的总线结构15

1.3计算机数的表示17

1.3.1字符二进制编码17

1.3.2数值的表示18

1.3.3数据单位表示21

1.3.4表示存储器容量的计量单位22

1.3.5编址与寻址23

1.4微型计算机主要性能指标23

习题24

第2章Pentium系统结构与原理25

2.1前言25

2.1.1Pentium微处理机常用术语25

2.1.2Pentium微处理机操作方式26

2.1.3RISC和CISC27

2.2Pentium寄存器28

2.2.1基本体系结构寄存器29

2.2.2系统级寄存器35

2.3CPU体系结构39

2.4Pentium采用的新技术42

2.4.1Pentium超标量执行技术42

2.4.2Pentium整数流水线44

2.4.3Pentium指令流水线技术45

2.4.4指令预取50

2.4.5指令配对规则51

2.5寻址方式51

2.6数据类型57

习题60

第3章Pentium存储管理61

3.1综述61

3.1.1存储器系统61

3.1.2存储管理62

3.1.3存储器结构63

3.2Pentium分段存储管理63

3.2.1保护方式下的平台存储管理方式64

3.2.2多段存储管理方式64

3.2.3Pentium的段转换67

3.2.4存储器段及其寄存器68

3.2.5段选择符69

3.2.6段描述符70

3.2.7段描述符表74

3.3分页存储管理74

3.3.1页转换74

3.3.2允许分页位76

3.3.3线性地址76

3.3.4页表77

3.3.5页表项77

3.3.6转换旁视缓冲存储器TLB79

3.4段与页转换组合80

3.4.1平台存储管理方式81

3.4.2段覆盖页81

3.4.3页覆盖段81

3.4.4页和段边界不对准81

3.4.5页和段边界对准81

3.4.6每段的页表82

3.5保护方式下的多任务处理82

习题83

第4章高速缓冲存储器85

4.1cache存储器85

4.1.1什么是cache85

4.1.2局部性原理85

4.1.3技术术语87

4.1.4Pentium片内cache88

4.2cache配置方案89

4.2.1Pentium片内cache的配置89

4.2.2影响cache性能的因素92

4.2.3cache大小规模和性能93

4.2.4缔合方式和性能94

4.2.5实际cache95

4.3Pentium的cache结构96

4.4cache操作方式97

4.4.1数据cache98

4.4.2数据cache更新方案99

4.4.3指令cache99

4.4.4cache读写操作100

4.4.5cache替换算法与规则100

4.4.6cache写贯穿101

4.4.7cache写回101

4.5一致性协议102

4.5.1MESI cache一致性协议模型102

4.5.2指令cache一致性协议103

习题103

第5章二级cache105

5.1什么是二级cache105

5.2二级cache与一级cache的关系106

5.2.1二级cache与一级指令cache的关系106

5.2.2二级cache与一级数据cache的关系107

5.3统一的二级cache109

5.3.1二级cache使用的MESI协议109

5.3.2二级cache与主存储器109

5.3.3二级cache查找110

5.3.4二级cache命中110

5.3.5二级cache不命中111

5.3.6二级cache的LRU算法111

5.3.7二级cache流水线112

5.4二级cache监视113

5.5数据传送方式114

习题116

第6章浮点部件117

6.1综述117

6.2浮点部件体系结构118

6.2.1数值寄存器118

6.2.2状态字寄存器120

6.2.3控制字寄存器122

6.2.4标记字寄存器123

6.2.5最后的指令操作码字段124

6.3浮点部件流水线操作124

6.3.1浮点流水线124

6.3.2浮点指令的流动125

6.3.3安全指令的识别126

6.4计算基础127

6.4.1数字系统127

6.4.2数据类型和格式128

6.4.3舍入控制132

6.4.4精度控制133

习题133

第7章总线134

7.1总线的概念134

7.1.1概念134

7.1.2总线标准的4个特性135

7.1.3总线分类136

7.1.4总线操作138

7.1.5总线配置结构139

7.2数据传送机制141

7.2.1实际存储器和I/O接口141

7.2.2数据传送机制142

7.2.3与8位、16位、32位以及64位存储器接口142

7.3总线周期144

7.3.1单传送周期145

7.3.2成组周期145

7.3.3中断确认周期147

7.3.4专用总线周期147

7.4PCI总线148

7.4.1PCI局部总线的特征149

7.4.2即插即用150

7.4.3PCI接插件150

7.4.4PCI性能151

7.4.5PCI总线操作152

7.4.6总线命令152

7.4.7DMA和中断155

7.4.8PCI适配器155

7.4.9PCI总线信号156

习题156

第8章Pentium的保护机制157

8.1段级保护157

8.2段描述符及保护158

8.2.1类型检查159

8.2.2界限检查160

8.2.3特权级161

8.3数据访问限制162

8.4控制转移163

8.5门描述符165

8.5.1堆栈转换167

8.5.2从一个过程返回170

8.6操作系统指令171

8.6.1特权指令171

8.6.2敏感指令171

8.7指针指令172

8.7.1描述符验证173

8.7.2指针完整性与请求特权级173

8.8页级保护174

8.8.1保存保护参数的页表项174

8.8.2两级页表的组合保护176

8.8.3页保护越权176

8.8.4段与页保护的组合176

习题177

第9章中断178

9.1中断的概念178

9.1.1概述178

9.1.2中断系统178

9.2异常与中断180

9.2.1中断源分类180

9.2.2中断控制器181

9.2.3异常和中断向量182

9.2.4指令的重新启动182

9.3允许及禁止中断183

9.3.1不可屏蔽中断对未来的不可屏蔽中断的屏蔽183

9.3.2IF屏蔽INTR183

9.3.3RF对调试故障的屏蔽184

9.3.4堆栈段中的异常和中断的屏蔽184

9.4中断描述符表184

9.4.1异常和中断同时存在时的优先级184

9.4.2中断描述符表185

9.4.3中断描述符表内描述符186

9.5中断过程和中断任务187

9.5.1中断过程187

9.5.2中断任务189

9.6错误代码190

9.7异常和错误小结191

习题192

第10章外围接口芯片193

10.182C37A5高性能可编程DMA控制器接口193

10.1.182C37A5的内部结构193

10.1.282C37A5的微处理机接口199

10.1.382C37A5的DMA接口201

10.2CHMOS可编程时间间隔定时器芯片82C54202

10.2.182C54的方框图203

10.2.282C54的体系结构204

10.382C55A可编程外围接口206

10.482C59A可编程中断控制器210

10.4.182C59A的方框图211

10.4.282C59A的内部体系结构213

10.4.3对82C59A程序设计214

习题220

第11章多功能外围芯片组82371221

11.1概述224

11.2寄存器地址空间227

11.3PCI与ISA/EIO之间桥的寄存器228

11.3.1PCI与ISA/EIO之间桥的PCI配置空间所需寄存器

(PCI功能0)228

11.3.2DMA/EIO之间桥的I/O空间所需寄存器(I/O)229

11.4IDE控制器寄存器(PCI功能1)230

11.4.1IDE控制器PCI配置寄存器(PCI功能1)230

11.4.2IDE控制器I/O空间寄存器231

11.5USB主控制器寄存器(PCI功能2)231

11.5.1USB主控制器的PCI配置寄存器(PCI功能2)231

11.5.2USB主控制器I/O空间寄存器232

11.6电源管理寄存器233

11.6.1PCI配置的电源管理寄存器(PCI功能3)233

11.6.2电源管理I/O寄存器234

11.6.3SMBus的I/O空间寄存器235

11.7PCI/ISA桥的功能235

11.7.1存储器和I/O地址映像235

11.7.2PCI总线对BIOS存储器的访问237

11.7.3PCI接口238

11.7.4ISA/EIO接口238

11.7.5DMA控制器239

11.7.6PCI DMA239

11.7.7中断控制器240

11.7.8系列中断（串行中断）241

11.7.9定时器/计数器241

11.7.10实时时钟242

11.7.11Xbus总线支持243

11.7.12复位支持243

11.8IDE控制器功能描述244

11.8.1IDE信号配置244

11.8.2ATA寄存器模块译码244

11.8.3PIO IDE事务处理246

11.8.4总线主控设备功能247

习题249

第12章多功能外围芯片组82443250

12.1概述250

12.1.182443MX主要特征250

12.1.2440MX配置特征251

12.2体系结构概述254

12.3中央处理机CPU复位255

12.4系统地址映像256

12.4.1可寻址的存储空间256

12.4.2存储器映像256

12.4.3系统管理方式258

12.4.4存储器阴影区259

12.4.5译码规则和跨过桥的地址映像259

12.4.6输入输出地址空间259

12.5主机接口功能261

12.6存储器接口265

12.6.1动态随机存储器(DRAM)接口265

12.6.2动态随机存储器结构和配置266

12.6.3系统存储管理267

12.7AC’97音频和调制解调器控制器268

12.7.1AC’97音频控制器268

12.7.2AC’97调制解调器控制器268

12.7.3AC’97控制器的连接268

12.8PCI接口270

12.8.1PCI接口技术270

12.8.2北桥芯片组的功能270

12.8.3南桥芯片组的功能273

12.9DMA控制器274

12.9.1DMA的寄存器274

12.9.2PCI总线的DMA275

12.10定时器和实时时钟（RTC）276

12.10.1计数器/定时器276

12.10.2实时时钟（RTC）276

12.11中断控制器277

12.12USB主机控制器279

12.13IDE接口280

12.14Xbus总线280

12.15系统管理总线281

习题282

参考文献284