第1章可编程逻辑器件简介

1.1可编程逻辑器件概述

1.1.1可编程逻辑器件的发展历程

1.1.2可编程逻辑器件的分类方法

1.2可编程逻辑器件的设计流程

1.3FPGA发展概况

1.3.1FPGA的主要优势与发展前景

1.3.2主流FPGA产品及供应商简介

习题1

第2章Verilog HDL基础

2.1前言

2.2程序示例

2.3模块

2.3.1模块的结构

2.3.2模块的实例化

2.4变量和信号的类型

2.5Verilog HDL表达式

2.5.1常量

2.5.2操作符

2.6Verilog HDL的主要功能语句

2.6.1Verilog HDL对硬件的描述方式

2.6.2数据流描述

2.6.3行为描述——过程块

2.7其他语法规则说明

2.7.1标识符命名原则

2.7.2标点的使用

2.7.3注释

2.7.4转义字符

2.7.5编译命令

2.7.6参数

2.8示例程序分析

2.9推荐阅读

习题2

第3章实验环境介绍

3.1EDA软件工具介绍

3.1.1集成的FPGA开发环境

3.1.2ModelSim介绍

3.1.3Synplify简介

3.2FPGA典型实验开发平台简介

3.2.1康芯GW48SoPC实验台

3.2.2Xilinx XUP Spartan板

3.3实验仪器的使用方法

3.3.1函数信号发生器

3.3.2数字存储示波器

3.3.3逻辑分析仪

3.4熟悉实验环境

3.4.1实验目的

3.4.2实验内容

3.4.3实验步骤

习题3

第4章基本组合逻辑电路设计

4.1组合逻辑电路基础知识

4.1.1组合逻辑电路的分析方法

4.1.2组合逻辑电路分析举例

4.1.3组合逻辑电路的设计方法

4.2数据比较器

4.2.1数据比较器的功能

4.2.2比较器电路的设计

4.3数据选择器

4.3.1四选一数据选择器

4.3.2四选一数据选择器的设计

4.3.3数据选择器的应用

4.4二进制加法器

4.4.1半加器

4.4.2全加器

4.5编码/译码器

4.5.1BCD码编码器

4.5.2BCD码译码器

实验41用原理图输入法设计四位加法器

实验42数码显示译码器

习题4

第5章基本时序逻辑设计

5.1时序逻辑电路的基础知识

5.2触发器

5.2.1RS触发器

5.2.2D触发器

5.2.3JK触发器与T触发器

5.3时序逻辑电路的分析方法

5.3.1同步时序电路的分析方法

5.3.2异步时序电路的分析方法

5.4常见的时序逻辑电路设计

5.4.1移位寄存器

5.4.2计数器

5.4.3分频器

5.4.4顺序脉冲发生器

5.4.5阶乘运算器

实验51可预置的加减计数器实验

实验52扭环形计数器

习题5

第6章有限状态机设计

6.1状态的描述

6.1.1整数编码状态

6.1.2parameter语句声明状态

6.1.3`define编译引导语句

6.2FSM的设计方法

6.2.1Moore型FSM的设计

6.2.2Mealy型FSM的设计

6.2.3混合型FSM的设计

6.3FSM的复位和毛刺问题

6.4FSM设计示例

6.4.1乘法器建模

6.4.2序列检测器的设计

6.4.3交通灯控制器的设计

实验61设计序列检测器

习题6

第7章加法器设计

7.1定点加法器

7.1.1进位链结构

7.1.2串行进位

7.1.3并行进位

7.2浮点加法器

7.2.1规格化浮点数加减运算基本原理

7.2.2浮点加法器的设计

7.3运算器（ALU）的设计

实验718位加法器的设计

实验7216位超前进位加法器

习题7

第8章乘、除法器的设计

8.1常用的机器数编码格式

8.2定点乘法器原理及实现

8.2.1原码一位乘算法及实现

8.2.2补码一位乘算法及实现

8.3定点除法器原理及实现

8.3.1原码不恢复余数除法

8.3.2补码不恢复余数除法

8.4快速乘法器

8.4.1修正布斯算法

8.4.2华莱士树结构

实验81原码两位乘法器

实验82补码两位乘法器

习题8

第9章存储器建模

9.1只读存储器ROM的建模

9.1.1ROM的基本结构

9.1.2ROM的建模

9.1.3ROM的仿真测试

9.2随机存储器RAM的建模

9.2.1RAM的基本结构

9.2.2RAM的建模

9.2.3RAM的仿真测试

9.3利用IP Core工具生成ROM和RAM

实验91利用SRAM设计并实现FIFO

习题9

第10章CPU的设计

10.1CPU的基本组成

10.1.1控制部件

10.1.2运算部件

10.1.3寄存器组

10.2CPU设计的一般过程

10.3HEUR1处理器指令集的设计

10.3.1指令格式

10.3.2指令集的设计

10.4HEUR1内部数据通路的设计

10.5时序系统的设计

10.6HEUR1各功能模块的设计

10.6.1指令译码模块的设计

10.6.2立即数生成模块

10.6.3分支处理模块

10.6.4地址生成模块

10.6.5算术逻辑单元模块

10.6.6寄存器组模块

10.6.7CPU模块

10.7仿真验证及结果

10.7.1外围模块建模

10.7.2系统复位

10.7.3功能验证

实验101HEUR1处理器核的指令集扩展

习题10

第11章数字电子时钟设计

11.1数字钟功能需求说明

11.2实验平台相关电路说明

11.2.17段数码管

11.2.2外部按键

11.2.3音频输出

11.3数字钟系统的设计

11.4数字钟各模块的设计

11.4.1时钟分频模块

11.4.2计时模块（包含按键控制）

11.4.3音频输出模块

11.5仿真验证

11.6引脚设置

实验111整点报时闹钟设计

习题11

第12章VGA接口控制器

12.1视频信号原理

12.2数字视频图像的表示

12.3VGA接口介绍

12.4VGA信号时序

12.5VGA接口控制器设计

12.5.1VGASig模块

12.5.2ColorMap模块

12.5.3顶层模块

12.5.4功能仿真

12.5.5引脚设置

实验121800×600分辨率VGA接口的设计

实验122VGA动态图形显示控制

习题12

第13章FIR数字滤波器设计

13.1数字滤波器概述

13.2FIR滤波器的结构

13.3FDATool工具使用介绍

13.3.1MATLAB简介

13.3.2FDATool设计FIR滤波器的参数

13.4窗函数法FIR滤波器的设计

13.4.1窗函数的选择

13.4.2窗函数法FIR滤波器的设计步骤

13.5FIR滤波器的FPGA实现

13.5.1滤波器系数的量化

13.5.216阶FIR滤波器的实现

13.5.3在ModelSim中加入Altera仿真库

13.6FIR滤波器的仿真验证

13.6.1仿真数据文件的格式

13.6.2测试平台程序的设计

13.6.3仿真结果分析

实验131低通FIR滤波器的设计

实验132FIR滤波器的硬件实现及仿真

习题13

第14章基于Nios的SoPC系统

14.1SoPC技术概述

14.1.1IP核与IP复用技术

14.1.2片上总线

14.2嵌入式微处理器核介绍

14.2.1Altera Nios Ⅱ软核处理器

14.2.2Xilinx MicroBlaze核

14.3基于Nios的SoPC系统开发流程

14.4基于Nios的跑马灯控制器的设计

14.4.1基本SoPC系统硬件结构

14.4.2JTAG UART IP核

14.5跑马灯控制器的硬件实现

14.5.1新建SoPC设计项目

14.5.2各模块的设计

14.5.3存储器地址和IRQ分配

14.5.4Nios Ⅱ系统生成

14.5.5SoPC系统生成

14.6跑马灯控制器的软件设计

14.6.1C源程序输入

14.6.2代码优化

14.6.3程序运行和下载

实验141基于Nios Ⅱ处理器计时器的设计

习题14

附录Verilog HDL 关键字

参考文献