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第1章Verilog HDL基础语法知识1

1.1Verilog HDL的基本结构1

1.2Verilog HDL语言要素4

1.3Verilog HDL描述语句13

1.4Verilog HDL描述方式26

1.5组合逻辑电路设计27

1.6时序逻辑电路设计35

习题46

第2章Verilog HDL逻辑设计知识要点48

2.1二进制数据问题48

2.2并发描述语句的多驱动问题52

2.3逻辑综合53

2.4generate结构54

2.5组合逻辑电路设计要点58

2.5.1描述方式角度59

2.5.2描述方法角度62

2.5.3赋值方式角度63

2.6时序逻辑电路设计要点65

习题76

第3章设计思维拓展案例77

3.11位全加器77

3.2奇偶校验81

3.3冗余符号位检测86

3.48421BCD编码计数器93

3.5移位寄存器101

3.6移位相加乘法器105

习题108第4章仿真与静态时序分析基础109

4.1动态仿真110

4.1.1Testbench基础110

4.1.2测试激励生成方法113

4.1.3响应结果收集119

4.2静态时序分析124

4.2.1静态时序分析简介124

4.2.2静态时序分析的专业术语125

4.2.3静态时序分析原理125

习题130

第5章综合案例131

5.1数值计算 131

5.2正弦波信号产生140

5.3数字混频146

5.4数字滤波149

5.5FFT幅频特性分析165

5.6BPSK调制解调172

5.7DBPSK调制解调183

习题199

参考文献200