第0章引言
0.1TMS320系列DSP概述
0.1.1TMS320系列DSP发展历史
0.1.2TMS320系列DSP典型应用
0.2TMS320C6000系列DSP的应用
0.3TMS320C6000系列DSP的特点和性能第1章TMS320C6000系列DSP的CPU数据通路和控制
1.1C6000系列DSP的基本结构
1.1.1中央处理单元CPU
1.1.2内部存储器
1.1.3存储器和外设类别
1.2CPU通用寄存器组
1.3数据通路的功能单元
1.4寄存器交叉通路
1.5存储器存取通路
1.6数据地址通路
1.7TMS320C6000控制寄存器
1.7.1控制寄存器访问的流水线/时序
1.7.2寻址模式寄存器（AMR）
1.7.3控制状态寄存器（CSR）
1.7.4E1节拍程序计数器（PCE1）
1.8TMS320C67x控制寄存器扩展
1.8.1浮点加法器配置寄存器（FADCR）
1.8.2浮点辅助配置寄存器（FAUCR）
1.8.3浮点乘法器配置寄存器（FMCR）
1.9TMS320C64x控制寄存器扩展
1.9.1迦罗瓦（Galois）域
1.9.2Galois域多项式发生器函数寄存器（GFPGFR）
1.10TMS320C64x体系结构的扩展第2章TMS320C620x/C670x内部程序和数据存储器
2.1程序存储器控制器
2.2内部程序存储器
2.2.1内部程序存储器模式
2.2.2存储器映射
2.2.3高速缓存（Cache）
2.2.4Cache结构
2.2.5引导操作
2.2.6DMA对程序存储器的访问控制
2.3数据存储器控制器
2.4内部数据存储器
2.4.1TMS320C6201/C6204/C6205
2.4.2TMS320C6701
2.4.3TMS320C6202（B）
2.4.4TMS320C6203（B）
2.4.5数据对齐
2.4.6内部存储器的双CPU访问
2.4.7内部存储器的DMA访问
2.4.8数据端点模式
2.5外围总线
2.5.1字节和半字访问
2.5.2CPU等待状态
2.5.3CPU和DMA控制器仲裁第3章TMS320C621x/C671x/C64x二级内部存储器
3.1概述
3.2TMS320C621x/C671x/C64x高速缓存定义
3.3TMS320C621x/C671x二级存储器
3.3.1一级程序Cache(L1P)
3.3.2一级数据Cache(L1D)
3.3.3二级Cache（L2）
3.3.4TMS320C621x/C671x数据对齐
3.3.5控制寄存器
3.4TMS320C64x二级存储器
3.4.1一级程序Cache（L1P）
3.4.2一级数据Cache（L1D）
3.4.3Cache缺失的流水线处理机制
3.4.4存储器分组结构
3.4.5存储器排序
3.4.6L1DL2写缓冲
3.4.7L2
3.4.8TMS320C64x数据对齐
3.4.9控制寄存器
3.5L1P操作
3.6L1D操作
3.6.1读分配
3.6.2L1D无效
3.7L2操作
3.7.1L2的接口
3.7.2L2的组织
3.7.3L2的读请求
3.7.4L2的写请求
3.7.5L2为全SRAM模式下的L1D
3.7.6L1D与L2主处理器接口
3.7.7L2寄存器主模式访问
3.7.8外部一致性
3.7.9EDMA服务
3.7.10EDMA一致性
3.7.11无效
3.8应用级优化
3.8.1选择正确的L2 Cache大小
3.8.2DMA或L2 Cache的使用
3.8.3信号处理与通用处理代码的对比
3.9程序级优化
3.9.1分析方法
3.9.2通过选择适当的数据类型来降低存储器带宽需求
3.9.3处理链
3.9.4避免L1P冲突缺失
3.9.5避免L1D冲突缺失
3.9.6避免L1P逆操作
3.9.7避免容量缺失
3.9.8避免写缓冲阻塞
3.10举例第4章直接存储器访问寄存器(DMA)控制器
4.1概述
4.2DMA寄存器
4.2.1DMA通道控制寄存器（PRICTL和SECCTL）
4.2.2寄存器寻址协议
4.3存储器映射
4.4初始化块传输器
4.4.1DMA自动初始化
4.5传输计数
4.6同步： 触发DMA传输
4.6.1DMA通道事件标志的锁存
4.6.2事件自动清除
4.6.3同步控制
4.7地址的产生
4.7.1基本地址调整
4.7.2通过全局索引寄存器进行地址调整
4.7.3元素大小、对齐和字节顺序
4.7.4使用一个帧索引寄存器重置地址
4.7.5传输单个大数据块
4.7.6分编
4.8通道的分裂操作
4.8.1DMA分裂操作
4.8.2分裂地址产生
4.9资源仲裁和优先级配置
4.9.1DMA辅助控制寄存器（AUXCTL）和通道间的优先级
4.9.2通道切换
4.10DMA通道条件设定
4.10.1DMA通道副控制寄存器(SECCTL)
4.11DMA控制器结构
4.11.1TMS320C6201/C6701/C6202(1.8V设备)DMA结构
4.11.2TMS320C6202B/C6203(B)/C6204/C6205(1.5V设备)
DMA结构
4.11.3DMA操作方式
4.11.4DMA性能
4.12DMA完成管脚
4.13仿真第5章DMA和CPU数据访问性能
5.1概述
5.2数据访问
5.2.1内部数据存储器
5.2.2外围总线
5.2.3外部存储器接口(EMIF)
5.2.4资源竞争
5.2.5DMA同步
5.2.6同源地址传入传出
5.3带宽计算
5.3.1简单计算实例
5.3.2复杂带宽计算实例
5.4带宽优化
5.4.1DMA猝发最大化
5.4.2CPU/DMA冲突最小化第6章EDMA控制器
6.1概述
6.2EDMA术语
6.3事件处理和EDMA控制寄存器
6.3.1事件寄存器(ER，ERL，ERH)
6.3.2事件使能寄存器(EER，EERL，EERH)
6.3.3事件清除寄存器(ECR，ECRL，ECRH)
6.3.4事件设置寄存器(ESR，ESRL，ESRH)
6.3.5事件极性寄存器(EPRL，EPRH)(C64x)
6.4事件编码器
6.5参数RAM(PaRAM)
6.5.1EDMA传输参数入口
6.6EDMA传输参数
6.6.1选项参数(OPT)
6.6.2SRC/DST地址(SRC/DST)
6.6.3单元计数(ELECNT)
6.6.4帧/阵列计数(FRMCNT)
6.6.5单元索引(ELEIDX)和帧/阵列索引(FRMIDX)
6.6.6单元计数重载(ELERLD)
6.6.7链接地址(LINK)
6.7初始化EDMA传输
6.7.1EDMA传输的同步
6.8EDMA传输分类
6.8.1一维传输
6.8.2二维传输
6.9单元大小和对齐
6.9.1固定地址模式传输
6.10单元和帧／阵列计数更新
6.10.1单元计数的重载(ELERLD)
6.11源地址/目的地址的更新
6.12EDMA传输的链接
6.13EDMA传输的终止
6.14EDMA中断的产生
6.14.1CPU对EDMA的中断服务
6.14.2TMS320C64x可选的传输完成码中断
6.15事件链接EDMA通道
6.15.1TMS320C621x/C671x EDMA传输链
6.15.2TMS320C64x EDMA传输链
6.15.3TMS320C64x可选的传输链
6.15.4C64x可选传输链实例
6.16外围设备传输（仅适用于C64x）
6.17资源仲裁与优先级处理
6.17.1优先级队列状态寄存器（PQSR）
6.18EDMA性能
6.19快速DMA（QDMA）
6.19.1QDMA寄存器
6.19.2QDMA寄存器访问
6.19.3QDMA传输的发起
6.19.4QDMA性能
6.19.5QDMA阻塞与优先级
6.20传输请求递交
6.20.1请求链
6.20.2传输交叉开关
6.20.3地址产生/传输逻辑
6.21传输实例
6.21.1块搬移实例
6.21.2子帧提取实例
6.21.3数据分类实例
6.21.4外设管理实例
6.21.5非猝发外设第7章主机接口(HPI)
7.1概述
7.2HPI外部接口
7.2.1TMS320C620x/C670x HPI
7.2.2TMS320C621x/C671x HPI
7.2.3TMS320C64x HPI16或HPI32
7.3HPI信号
7.3.1数据总线： HD［15∶0］或HD［31∶0］
7.3.2访问控制选择： HCNTL［1∶0］
7.3.3半字标识选择： HHWIL
7.3.4字节使能： HBE［1∶0］（只适用于C620x/C670x）
7.3.5读/写选择： HR/W
7.3.6就绪： HRDY
7.3.7选通： HCS，HDS1，HDS2
7.3.8地址选通输入： HAS
7.3.9对主机的中断： HINT
7.4HPI总线访问
7.4.1C620x/C670x HPI总线访问
7.4.2C621x/C671x HPI总线访问
7.4.3C64x HPI总线访问
7.5HPI寄存器
7.5.1HPI地址寄存器（HPIA）
7.5.2HPI控制寄存器（HPIC）
7.5.3使用HRDY与FETCH的软件握手
7.5.4主机设备使用DSPINT中断CPU
7.5.5CPU使用HINT中断主机
7.6主机访问顺序
7.6.1初始化HPIC和HPIA
7.6.2固定地址模式下的HPID读访问
7.6.3地址自增模式的HPID读访问
7.6.4非地址自增模式的主机数据写访问
7.6.5地址自增模式的HPID写访问
7.6.6单半字周期（只适用于C620x/C670x）
7.7HPI传输优先级队列——TMS320C621x/C671x/C64x
7.8复位时通过HPI的存储器访问第8章扩展总线
8.1概述
8.2扩展总线信号
8.3扩展总线寄存器
8.3.1扩展总线主机端口寄存器
8.3.2扩展总线全局控制寄存器（XBGC）
8.3.3XCE存储空间控制寄存器（XCExCTL）
8.4扩展总线I/O端口
8.4.1异步模式
8.4.2同步FIFO模式
8.4.3DMA传输实例
8.5扩展总线主机端口操作
8.5.1扩展总线主机端口寄存器描述
8.5.2同步主机端口模式
8.5.3异步主机端口模式
8.6扩展总线仲裁
8.6.1内部总线仲裁器使能
8.6.2内部总线仲裁器禁止
8.6.3扩展总线请求器优先级
8.7通过扩展总线进行引导配置控制第9章PCI
9.1概述
9.2PCI接口结构
9.3PCI寄存器
9.3.1PCI配置寄存器（只能被外部PCI主机访问）
9.3.2PCI I/O寄存器(只能外部PCI主机访问)
9.3.3PCI内存映射外围寄存器
9.4TMS320C6000/PCI存储器映射
9.5字节寻址
9.6PCI地址译码
9.7PCI与程序存储器的数据传输（TMS320C62x/C67x）
9.8从模式传输
9.8.1DSP存储器从模式写
9.8.2DSP存储器从模式读
9.8.3PCI目标初始化终止
9.9主机传输
9.9.1DSP主机地址寄存器(DSPMA)
9.9.2PCI主机地址寄存器(PCIMA)
9.9.3PCI主机控制寄存器(PCIMC)
9.9.4当前DSP地址寄存器(CDSPA)
9.9.5当前PCI地址寄存器(CPCIA)
9.9.6当前字节计数寄存器(CCNT)
9.9.7PCI发送终止寄存器(HALT)——仅C62x/C67x
9.9.8DSP主模式写
9.9.9DSP主模式读
9.10中断和状态通知
9.10.1PCI中断源寄存器(PCIIS)
9.10.2PCI中断使能寄存器(PCIIEN)
9.10.3DSP复位源/状态寄存器(RSTSRC)
9.10.4PCI中断
9.11复位
9.11.1DSP的PCI复位
9.11.2FIFO复位
9.11.3PCI配置寄存器复位
9.12PCI端口的启动设置
9.12.1PCI引导
9.13EEPROM接口
9.13.1PCI从EEPROM自动初始化
9.13.2EEPROM内存映射
9.13.3EEPROM校验
9.13.4DSP EEPROM接口
9.14错误处理
9.14.1PCI奇偶错误处理
9.14.2PCI系统错误处理
9.14.3PCI宿主终止协议
9.14.4PCI目标终止协议
9.15电源管理（只适于TMS320C62x/C67x）
9.15.1PCI电源管理
9.15.2DSP电源管理策略
9.15.3DSP复位
9.15.4电源管理的DSP支持
9.16PCI配置寄存器各位描述第10章外部存储器接口
10.1概述
10.1.1EMIF信号
10.2EMIF寄存器
10.2.1全局控制寄存器（GBLCTL）
10.2.2EMIF CE空间控制寄存器
10.2.3EMIF SDRAM控制寄存器
10.2.4EMIF SDRAM时序寄存器（SDTIM）
10.2.5TMS320C621x/C671x/C64x SDRAM扩展寄存器
（SDEXT）
10.3存储器宽度和字节对齐
10.3.1C620x/C670x存储器宽度和字节对齐
10.3.2C621x/C671x存储器宽度和字节对齐
10.3.3TMS320C64x存储器宽度和字节对齐
10.4命令间的转换（Turnaround）时间
10.5SDRAM接口
10.5.1SDRAM初始化
10.5.2页面边界监测
10.5.3地址移位
10.5.4SDRAM刷新
10.5.5SDRAM自刷新模式
10.5.6模式寄存器的设置
10.5.7时序要求
10.5.8SDRAM休眠(DCAB和DEAC)
10.5.9激活(ACTV)
10.5.10SDRAM读
10.5.11SDRAM写
10.6SBSRAM接口
10.6.1SBSRAM读
10.6.2SBSARM的写
10.7可编程同步接口
10.7.1ZBT SRAM接口
10.7.2同步FIFO接口
10.8异步接口
10.8.1TMS320C620x/C670xROM模式
10.8.2可编程ASRAM参数
10.8.3异步读操作
10.8.4异步写操作
10.8.5输入准备
10.9外围设备数据传输（PDT）（TMC320C64x）
10.9.1PDT写操作
10.9.2PDT读操作
10.10重置EMIF
10.11HOLD接口
10.11.1重置HOLD接口的注意事项
10.12存储器请求优先级
10.12.1TMS320C620x/C670x存储器请求优先级
10.12.2TMS320C621x/C671x/C64x存储器请求优先级
10.13写EMIF寄存器时的边界条件
10.14时钟输出使能
10.15仿真挂起操作
10.16省电模式第11章引导模式和配置
11.1概述
11.2设备复位
11.3存储器映射
11.3.1TMS320C6201/C6204/C6205/C6701存储器映射
11.3.2TMS320C6202(B)存储器映射
11.3.3TMS320C6203(B)存储器映射
11.3.4TMS320C621x/C671x存储器映射
11.3.5TMS320C64x存储器映射
11.3.6复位地址存储器
11.4引导的配置
11.4.1TMS320C6201/C6701/C6205引导和设备配置
11.4.2TMS320C6202（B）/C6203（B）/C6204引导和设备配置
11.4.3TMS320C6205引导和设备配置
11.4.4TMS320C621x/C671x引导和设备配置
11.4.5C64x引导和设备配置
11.5引导过程第12章多通道缓冲串口
12.1特点
12.2McBSP接口信号和寄存器
12.2.1串口配置
12.2.2接收和发送控制寄存器： RCR和XCR
12.3数据发送和接收
12.3.1串口复位： （R/X）RST，GRST和RESET
12.3.2确定就绪状态
12.3.3CPU中断： (R/X)INT
12.3.4帧和时钟配置
12.3.5McBSP标准操作
12.3.6帧同步忽略
12.3.7串口异常情况
12.3.8接收数据校正和符号扩展： RJUST
12.3.932位位反转： (R/X)WDREVRS
12.4μ律/A律压扩硬件操作
12.4.1内部数据的压扩处理
12.5可编程时钟和帧同步
12.5.1采样率发生器
12.5.2数据时钟产生
12.5.3帧同步信号产生
12.5.4停止时钟
12.5.5定时实例
12.6多通道选择
12.6.1多通道控制寄存器MCR
12.6.2多通道选择使能
12.6.3在多通道选择模式下的通道使能和屏蔽
12.6.4增强型多通道选择模式（C64x）
12.6.5DX使能器： DXENA
12.7SPI协议： CLKSTP
12.7.1McBSP配置为SPI主模式端的操作
12.7.2McBSP配置为SPI从模式端的操作
12.7.3McBSP初始化为SPI模式
12.8McBSP管脚配置为通用I/O第13章定时器
13.1概述
13.2定时器寄存器
13.2.1定时器控制寄存器（CTL）
13.2.2定时器周期寄存器（PRD）
13.2.3定时器计数寄存器（CNT）
13.3定时器复位和计数使能： GO和HLD
13.4定时器计数
13.5定时器时钟源的选择： CLKSRC
13.6定时器脉冲产生
13.7控制寄存器中的边界情况
13.8定时器中断
13.9定时器管脚配置为通用I/O
13.10仿真第14章中断选择器和外部中断
14.1概述
14.2可用中断源
14.3外部中断信号时序
14.4中断选择器寄存器
14.4.1外部中断极性寄存器（EXTPOL）
14.4.2中断复用寄存器
14.5配置中断选择器第15章省电逻辑
15.1概述
15.2省电模式描述
15.3触发，唤醒和效果
15.4TMS320C6202(B)/C6203(B)的外设PowerDown模式第16章JTAG仿真设计
16.1设计目标系统的仿真器连接头(14管脚)
16.2总线协议
16.3IEEE1149.1标准
16.4JTAG仿真器电缆盒逻辑
16.5JTAG仿真器电缆盒信号时序
16.6仿真时序计算
16.7仿真器和目标系统的连接
16.7.1缓冲信号
16.7.2目标系统时钟使用
16.7.3多处理器的配置
16.814针仿真器连接头的机械尺寸
16.9仿真设计
16.9.1扫描路径连接器的使用
16.9.2SPL仿真时序计算
16.9.3仿真管脚使用
16.9.4诊断应用的执行第17章通用输入/输出口（I/O）
17.1概述
17.2GPIO寄存器
17.2.1GPIO使能寄存器(GPEN)
17.2.2GPIO方向寄存器(GPDIR)
17.2.3GPIO赋值寄存器(GPVAL)
17.2.4GPIO Delta寄存器(GPDH,GPDL)
17.2.5GPIO屏蔽寄存器(GPHM,GPLM)
17.2.6GPIO全局控制寄存器(GPGC)
17.2.7GPIO中断极性寄存器(GPPOL)
17.3通用输入输出（I/O）端口功能
17.4中断和事件产生
17.4.1直通模式
17.4.2逻辑模式
17.4.3GPINT与GP0和/或GPINT0的复用
17.5GPIO中断/事件
