第1章 概述1

1.1 异步电路出现的背景1

1.1.1 同步电路的问题2

1.1.2 异步电路的优势和问题2

1.2 异步电路的发展概况4

1.3 微处理器发展史5

1.4 处理器设计6

1.4.1 数字系统设计过程6

1.4.2 体系结构实现、逻辑实现和物理实现7

1.4.3 指令集设计8

1.4.4 微处理器性能9

1.5 异步处理器的发展概况11

1.5.1 Amulet微处理器简介11

1.5.2 Amulet 1(1993)12

1.5.3 Amulet 2e(1996)12

1.5.4 Amulet 3i(2000)12

1.5.5 其他几种异步处理器13

1.6 为什么用异步微处理器作为设计实例14

1.7 小结14

参考文献14

第2章 异步电路设计思想17

2.1 基本概念17

2.1.1 握手协议17

2.1.2 数据编码方式18

2.1.3 C门19

2.1.4 握手协议和编码方式的组合21

2.1.5 完成检测24

2.2 异步电路基本模型26

2.2.1 延迟模型26

2.2.2 异步电路的分类26

2.3 信号转换图28

2.4 异步电路设计方法30

2.4.1 异步电路设计方法发展历程30

2.4.2 语法驱动转换的异步电路设计方法32

2.4.3 同步-异步电路转换的异步电路设计方法34

2.4.4 基于定制的细粒度高性能异步电路设计方法38

2.5 异步电路的测试39

2.6 小结40

参考文献40

目录异步微处理器设计第3章 基于宏单元的异步集成电路设计流程44

3.1 设计流程44

3.1.1 数据通路设计方法46

3.1.2 控制通路设计方法46

3.2 宏单元全定制46

3.3 基于宏单元的异步电路设计自动化流程47

3.3.1 异步数据通路自动生成49

3.3.2 异步控制通路自动生成52

3.3.3 相关工作比较52

3.4 设计实例： 异步乘法器53

3.4.1 乘法算法设计53

3.4.2 异步乘法器体系结构55

3.4.3 异步乘法器的实现62

3.4.4 对异步乘法器的评测67

3.5 设计实例： 异步加法单元71

3.6 设计实例： 异步乘累加单元设计72

3.7 设计实例： 异步ALU单元设计74

3.8 设计实例： 异步DLX流水线75

3.8.1 DLX流水线75

3.8.2 异步DLX流水线设计实现77

3.8.3 面积比较78

3.8.4 性能比较78

3.9 小结80

参考文献80

第4章 异步控制电路设计82

4.1 Burst-Mode状态机层次化分解技术82

4.1.1 Burst-Mode状态机逐级分解83

4.1.2 接口状态机设计85

4.1.3 层次化分解实例87

4.2 Burst-Mode状态机直接映射技术93

4.2.1 晶体管级直接映射技术94

4.2.2 门级直接映射技术101

4.3 Burst-Mode异步控制电路设计方法104

4.3.1 基本设计流程104

4.3.2 接口状态机设计105

4.3.3 Burst-Mode电路实现108

4.3.4 设计实例与结果分析111

4.4 小结113

参考文献113

第5章 异步片上网络设计115

5.1 片上网络简介115

5.1.1 片上网络的基本要素115

5.1.2 片上网络的分类116

5.2 异步片上网络118

5.2.1 异步片上网络研究现状118

5.2.2 异步片上网络体系结构119

5.3 片上网络设计123

5.3.1 同步片上网络体系结构123

5.3.2 基于层次位线的片上缓冲结构126

5.3.3 同步路由器的设计130

5.3.4 异步路由器的设计141

5.4 相关实验设计148

5.5 片上网络未来的研究方向154

5.5.1 完善的异步片上网络设计流程154

5.5.2 异步片上网络的评测155

5.6 小结156

参考文献156

第6章 解同步异步电路设计160

6.1 基于延迟匹配的解同步异步电路设计和优化160

6.1.1 局部控制器握手协议及延迟单元的改进161

6.1.2 控制通路抽象模型和等价性证明164

6.1.3 局部控制器聚集优化算法170

6.1.4 32位乘法器设计实例177

6.2 基于完成检测的解同步异步电路设计和优化179

6.2.1 基于显式完成检测的NCL电路179

6.2.2 NCLX电路的延迟抽象模型183

6.2.3 基于延迟分析的NCLX电路优化方法187

6.3 小结192

参考文献193

第7章 异步电路的性能分析和优化195

7.1 基于排队网络的异步电路性能分析195

7.1.1 异步时延电路的性能分析195

7.1.2 排队网络的基本理论197

7.1.3 基于闭环排队网络的分析技术200

7.1.4 基于开环排队网络的分析技术208

7.1.5 相关工作和比较215

7.2 基于Petri网的异步电路性能分析215

7.2.1 Petri网的基本理论216

7.2.2 异步电路和Petri网220

7.2.3 时钟周期分析技术222

7.3 解同步异步电路流水线的性能分析228

7.3.1 解同步异步电路流水线的排队网络描述229

7.3.2 排队网络描述的等价随机标记图模型231

7.4 异步电路的性能优化237

7.4.1 异步时延电路的性能优化技术237

7.4.2 解同步异步流水线缓冲优化方法247

7.5 相关工作和比较253

7.5.1 异步电路时钟周期分析技术253

7.5.2 异步电路流水线优化技术254

7.6 小结254

参考文献255

第8章 腾越-II异步微处理器259

8.1 数据触发体系结构259

8.1.1 数据触发思想260

8.1.2 指令集格式261

8.1.3 DTA流水线结构262

8.1.4 功能单元与寄存器文件263

8.1.5 局部传输网络265

8.2 异步数据触发体系结构265

8.2.1 微处理器体系结构软硬件折衷265

8.2.2 DTA异步化设计问题分析267

8.2.3 异步数据触发体系结构269

8.3 微体系结构及电路实现270

8.3.1 异步DTA流水线结构270

8.3.2 功能单元优化271

8.3.3 数据源选择策略272

8.4 腾越-II异步微处理器实现及评测273

8.4.1 腾越-II总体结构274

8.4.2 数据触发计算内核274

8.4.3 Cache系统277

8.4.4 外围设备279

8.4.5 VLSI实现280

8.4.6 测试和验证283

8.5 小结286

参考文献286

第9章 异步电路在容错领域的应用288

9.1 基于异步C单元的双模冗余结构288

9.1.1 DMR冗余结构288

9.1.2 DMR结构可靠性分析290

9.2 基于异步双沿触发寄存器的时空三模冗余结构294

9.2.1 TSTMR冗余结构294

9.2.2 TSTMR结构可靠性分析297

9.3 异步标准单元设计与实现301

9.4 实验与分析302

9.4.1 芯片面积评估302

9.4.2 性能评估303

9.4.3 容软错误能力评估304

9.5 与相关工作的比较305

9.6 小结305

参考文献306

第10章 未来异步微处理器技术研究307

10.1 异步多核微处理器系统结构研究307

10.2 异步电路自动化设计技术与理论307

10.3 异步片上网络和GALS设计308

10.4 纳米工艺下的同步器技术308

10.5 其他的研究方向309

10.6 小结309

参考文献310

附录A 异步数据触发体系结构的寄存器定义312

A.1 DTA控制寄存器312

A.2 DTA状态寄存器314

附录B 异步数据触发功能单元316

B.1 整数单元316

B.2 浮点单元333

B.3 整数比较单元334

B.4 浮点比较单元336

B.5 CORDIC单元337

B.6 存储单元341

B.7 整数除法单元343

B.8 浮点除法单元344

附录C 异步数据触发体系结构工具链345

C.1 硬件支持部分345

C.2 软件支持部分346

附录D 腾越II mach文件描述348

附录E 汇编示例: 32位矩阵乘法354