...

xviff Preface

ac k~. 1':- *L. L 1. 1 1 1

1'he material covered in this book reouires some understandings

acres some understanding

of the Electronic Design Automation (EDA) tools and an initial

. 1.,.

course m logic design.

~ L 1-'. 1: I l'

The book is orgedzed into two parts:

P8rt I (chapters 1 and 2) introduces the fundamental conceits

pts

.,,.

involved in tiding verification. Including clock definitions, 

multicycle paths, false paths, and phase-locked loops.

Pat 11 (chapters 3 and 4) covers specific timing issues related

to ASICs and FPGAs, respectively.

Chapter 1 gives an ovetwew of timing verification and static

tiding analysis. It contrasts tiding verification with ejectional 

verification. triteal acals of timings verification in diaital systems are

ypical goals of timing verification in digital systems are

presented. This chapter ends with an example of interface timing

analysis.

Chapter 2 introduces the concepts of timing analysis with

design examples. It specifically discusses such clocking methods as

gated clocks, multifrequency clocks, and multiphase clocks. It 

introduces the concepts of multicycle paths, false paths, and timing 

constraints (such as setup, hold, recovery, and pulse width).

Chapter 3 discusses the deep submicron ASIC design flow and

application of tAning analysis in the design process. It includes 

dis. ac, t 1

cusslon of Drelayout and Dostlayout timing verincation. The chapter

prelayout and postlayout timing verification. The chapter

also discusses behavioral and structural RTL coding for tiding, 

synthesis and timing constraint, and the ASIC sign-off checklist. We

make the concepts concrete with numerous examples.

Chapter 4 discusses timing concepts in programmable 

logicbased designs. It covers design floW, timing parameters, timing

analysis. and HDL synthesis and software develoDment systems.

ysis, and HDL synthesis and software development systems.

We Dresent the most commonly used programmable logic devices

present the most commonly used programmable logic devices

(Actel, Altera, and Xilinx) and associated tiding issues.

APpendices A, B, and C discuss the EDA tiding tools of 

Primeppendices A, B, and C discuss the EDA tiding tools of 

PrimeThme, Pearl, and nndngDesigner respectively.

Appends D covers some concepts of transistor-level timing 

verppench D covers some concepts of transistor-level timing 

verification.

.

Preface xlx

ACKNOWLEDGMENTS

I would like to thank the following individuals from intrinsic Corp.

for their contributions to this book:

or Lawrence Letham, for authoring chapter 3 and contributing to

, ror authoring chapter 3 and contributing to

other topics.

or Paul Brown, for authoring chapter 4.

, for authoring chapter 4.

or Faranak Nekoogar, for her knowledge of Primenme and

her help on chapter 2 and appendal A.

or Gene Petili, for his contribution on the subject 

oftransistorlevel timing verification.

or Peter J. Militello, for his help in the area of chase-locked loops.

, ior his help in the area of phase-locked loops.

or TOmislav llic, for his helD on chanter 2.

, ror his help on chapter 2.

or Mark Beal, for the help he provided to this project.

, tor the help he provided to this project.

In addition, I'd like to thank the following people and companies:

w The staff of Prentice Hall, especially Bernard Goodwin,

for his support of this project'

or Wilbur Luo, director of field applications, Chronology

Corporation.

or Terry Strickland, director of marketing, Chronology

y otrickland, director of marketing, Chronology

Corporation.

w The staff of BooksCraft, Inc., for their help in producing

, Inc., for their help in producing

the book.

Po--oR